高速Chiplet接口IP的发展与挑战.pdf

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1、高速Chiplet接口IP的发展与挑战芯耀辉科技 周坤2 0 2 3/1 2/8目录 市场发展趋势 Chiplet技术的发展挑战 芯耀辉的D2D IP产品布局Chiplet 发展趋势Chiplet 对芯片产业发展的重要性：整个Chiplet行业在2031年有望达到 US$47BChiplet市场在2021-2031十年期年复合增长率保持36.4%亚洲占据超过半数的Chiplet市场D2D IP市场在2026年达到 US$324MD2D IP市场在2021-2026 五年期年复合增长率高达50%2020-2024 基于 Chiplet 技术之半导销售YOY及收入（百万美元，%）预估数据来源：IP

2、nestChiplet 技术推动半导体产业链变革2023年Chiplet生态成熟期Chiplet生态早期Chiplet生态成长期EDAChiplet封装EDAIPEDAIPEDAIPChiplet IPChiplet设计大芯片设计制造封测基板有源基板 设计设计制造封测基板有源基板 制造封测基板自家Chiplets最终格局中间形态当前状态Chiplet IP主流 Chiplet 互连标准历史沿革Open Compute Project组织定义了OpenHBIOIF定义了XSR112G增加了更多功能改进，进一步提升了通信效率CCITA发布国产Chiplet标准小芯片接口总线技术要求1.0规范，并口

3、速率达16Gbps，串口速率达32GbpsOpen Compute OpenHBI 1.0 规范发布速率达8GbpsOpen Compute Project组织定义了BoW,速率达16GbpsUCIe由Intel等公司成立UCIe联盟成立UCIe 1.0规范发布，定义了芯片间高速互连的基本要求和功能,速率达32GbpsUCIe 1.1规范发布，成为主流Chiplet通信标准之一OIF定义了XSR56G定义了加速器与处理器之间的一致性通信接口CCITA发布CPO标准光互连接口技术要求1.0规范，单模块速率800Gbps,使用2组，16个共封装速率达25.6Tbps中国Chiplet产业联盟发布芯

4、粒互联接口标准1.0规范，采用高速串口接口，速率覆盖32-128Gbps，支持8 Lane传输主流 Chiplet 标准关键特性总结UCIeUCIeIPCCITAUCIeXSRCPOStandardsCCITA并口CCITA串口ACC串口XSRBOWOpenHBIUCIeIO PHYYesYesYesYesYesYesYesMax Data Rate16G32G128G112G8G/16G16G/32G32GChannel Pin/Lane16Tx+16Rx or 64Tx+64Rx16Tx+16Rx8Tx+8Rx16Tx+16Rx32(16TX+16RX)/Slice42(Bi-Dire)/

5、DWord16Tx+16Rx or 64Tx+64RxIO Swing1Vpp0.75Vpp0.75V0.4V0.4V or 0.7VRX TerminationOptionalRequiredRequiredRequiredOptionalNoOptionalIO DirectionUniUniUniUniUniBiUniPad Cap0.25pF0.13pF0.13pF0.2pF0.35pF0.25pFNoise ReductionScramblingScramblingScramblingScramblingDBIDBIScramblingRedundant Pin/LaneNoNoNo

6、No1/Slice2/DWord4/64 PinsLogical PHYYesYesYesYesNoYesYesTrainingYesYesYesYesNoYesYesInitializationYesYesYesYesNoYesYesSidebandYesNoYesNoNoYesYesLink ControlYesYesYesNoNoNoYesProtocolYesYesYesNoNoNoYesSystem Interface(PHY)RDI 2GHz16bit2GHz128bit1GHz64bit1.75GHzDirect 8GHz/16GHzGeared 2GHzRDI 2GHzPack