TSV（硅通孔）是HBM实现3D堆叠的核心工艺技术。金元证券研究报告指出，TSV工艺约占HBM堆叠封装成本的37%，涉及高深宽比刻蚀、绝缘层沉积、铜填充、CMP抛光等多个高难度环节。DRIE刻蚀速率达20μm/min，自下而上镀铜技术避免空洞，TSV使HBM引脚从传统X16提升至1024，是HBM带宽突破的关键支撑。

HBM采用硅通孔技术将堆叠的DRAM芯片垂直互连，常用金属填充材料包括铜（电阻率更低但易扩散）或钨。工艺需先在硅中刻蚀高深宽比的通孔，沉积介电衬垫和金属种子层，随后进行电镀填充并CMP抛光。TSV形成使每层芯片通过垂直“铜线”连接成信号通道。传统堆叠DRAM将导线连接到每个Die侧面，随布线密度提升，寄生参数导致延迟增大、功耗上升。TSV封装可增加引脚数量，传统DRAM为X4或X16，HBM通过TSV堆叠引脚提升至1024，单通道128位，传输路径缩短、速率提升且功耗降低。

TSV刻蚀涉及两项关键指标：深宽比（TSV深度与直径比值）及阶梯覆盖率（跨台阶处膜层厚度与平坦处比值）。随着刻蚀工艺发展和TSV密度提升，深反应离子刻蚀逐步取代RIE。DRIE通过钝化、刻蚀交替（Bosch方式），采用高密度等离子体（感应耦合等离子体ICP），刻蚀速率高达20μm/min。高深宽比刻蚀中，当深宽比超过15:1时，侧壁薄膜覆盖面临中断风险，对刻蚀均匀性和选择性提出极高要求。

TSV铜填充前需沉积绝缘层对Si衬底电气隔离，需考虑热膨胀系数匹配及台阶覆盖率问题。通常选择二氧化硅或氮化硅，厚度仅为纳米至微米量级。PECVD+TEOS+硅烷在深宽比过高时侧壁薄膜变薄或中断，业界探索使用原子层沉积获得更佳膜覆盖。ALD的缺陷在于沉积速率慢、设备及材料成本较高。扩散阻挡层沉积主要采用PVD，为提升TSV内部金属覆盖率，常利用直流磁控溅射方式加快沉积速率、降低基材温度。

刻蚀完成TSV通孔后需进行金属填充形成垂直导通，高性能HBM多采用电化学镀铜（ECP）。传统填充方式易产生空洞，影响导电可靠性。业界开发出自下而上（Bottom-up）镀铜工艺，通过优化电镀添加剂体系使铜从孔底向上生长，尽可能避免空洞，确保TSV垂直互连的电气性能。ECP填充后需通过CMP工艺去除多余铜并露出TSV铜柱顶面，使其与表面平齐，CMP工艺要精确控制露铜程度。

假设裸Die为检测合格Die（KGD），芯片组装良率为99.5%，TSV通道创建良率为98%的前提下，TSV通道+TSV露铜成本占3D堆叠成本的30%。考虑TSV良率损失后，单TSV工艺成本占3D堆叠成本的37%。敏感性分析显示，假设芯片组装（键合）良率下降0.5%，3D组装良率损失翻倍，从总成本的4%上升至8%。TSV工艺的高技术门槛和成本占比使其成为HBM产业链价值量最为集中的环节之一。