9.开源IP组件库：构建开源SoC设计与验证新模式》-230820.pdf

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1、开源IP组件库：构建开源SoC设计与验证新模式缪宇飏“一生一芯”项目组2023.08计算机系统与处理器芯片课程虚拟教研室微信公众号Website:ysyx.orgEmail:目录l背景现状l技术路线l遇到问题l团队介绍l现有成果l未来计划背景现状l重要意义l开源芯片生态的基础设施l通过复用IP降低芯片设计成本l加速芯片开发按需定制，形成良性循环的开源芯片生态技术路线l第一步：开源SoC用3-5年为社区提供经过流片验证的高质量RISC-V开源核、开源SoC设计lRISC-V处理器核IP、外围IP等l第二步：用开源工具链构建开源SoC用5-7年逐步构建一套基于开源EDA工具链、开源IP、开源工艺库

2、的开源SoC芯片设计流程l将商业版工具、IP逐渐替换为开源版l实现本科生用全开源工具开发开源芯片，带着自己芯片毕业l第三步：用开源工具链自动化构建开源硬件用10-15年开发更智能、更自动化的开源工具，提高设计验证效率l形成开源芯片设计生态，降低芯片开发门槛遇到问题l如何使用开源工具设计和验证IP组件？l如何保证开源IP组件流片后是没有问题的？l如何提升开源IP组件的设计和验证效率？l怎样解决开源SoC芯片内部各IP组件之间的集成问题？团队介绍l小组简介l中文：开源IP组件库l英文：Open Source IP Component Librariesl简称：SIG-IP团队介绍l小组成员缪宇飏中

3、科院计算所IP设计缪宇驰鹏城实验室IP设计、PCB设计SoC集成吴佳宾上海科技大学IP验证王翩上海科技大学IP验证付杰上海科技大学IP设计现有成果l开源IP组件库lUART（通用异步收发传输器）、SPI（同步串行总线）、ChipLink（外围设备与访存系统的连接总线）l三个时钟域：核时钟域、低速外设、高速外设现有成果lSoC集成l统一规范IP核与总线接口，编写python脚本自动化集成直接修改解耦组合集成方法1集成方法2缺点：手动修改无法保证100%正确增加IP核数量，代码框架变动大，手动添加代码难度大，时间长优点：脚本自动修改，可以保证100%正确增加IP核数量，只需运行脚本进行多次例化与替

4、换，时间短，难度低现有成果lSoC验证l采用系统级验证方案，搭建Testbench测试平台进行仿真测试lSoC开发过程中持续自动化和持续监控并返回测试报告 按照IP核提交时间顺序进行测试 拉取最新提交的核进行测试 替换提交的IP核，测试顺序不变CI/CD 测试环境提交测试核返回测试报告添加测试核更新测试队列进行测试现有成果l共享SRAMlSoC上集成的IP核共享使用Cache中的Data array这一SRAMl对于单个SoC上集成多个IP核的情况，使用共享SRAM，成本降低35%均匀放置外围放置未使用共享SRAM使用共享SRAM时序违例较多时序违例较少现有成果lSoC后端设计l执行一条命令即

5、可实现从初始化到布局布线的整个过程IOpowerplanplaceCTSlayoutroutefloorplanblockage 现有成果lSoC功能验证lRTL仿真、综合后的网表仿真以及布局布线后带时序信息的网表仿真DRC 结果ANT 结果LVS 结果STA前仿后仿现有成果l低成本PCB设计l设计低成本SoC板卡l开发高速板载烧写器现有成果l使用AD设计，两层板，三路LDO供电，每路1.2A供电能力，ChipLink信号使用20X2排座引出，并进行等长走线设计l板卡支持可插拔的晶振和Flash芯片，使用拨码开关进行核时钟频率选择和学生不同核的切换功能定义3D模型PCB布线现有成果一生一芯So

6、C团队黄健明(海南大学)卢非凡(西安财经大学)马壮(中国科学技术大学)缪宇驰(鹏城实验室)许立达(中科院微电子所)现有成果lFPGA上搭建ChipLink硬件系统l通过ChipLink接口访问FPGA侧的DDR3颗粒来实现访存通路(见右图)l在FPGA上搭建硬件系统并使用ILA采样波形，结果与VCS仿真结果一致(见右下图)数据通路ILA采样ChipLink和AXI4读请求FPGA调试记录现有成果l测试程序编写和测试l使用汇编编写串口测试程序，SoC能够正确从Flash中取指，